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module mips_ram (    input wire clk,    input wire reset,    input wire [7:0] address,    input wire [31:0] data,    output wire [7:0] read_data,    output wire [31:0] write_data);reg [7:0] reg_address;reg [31:0] reg_data;always @(posedge clk or posedge reset) begin    if (reset) begin        reg_address <= 8"h0;        reg_data <= 8"h0;    end else begin        reg_address <= address;        reg_data <= data;    endendassign read_data = reg_data;assign write_data = reg_data;endmodule

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